\begin{table}[h]
    \begin{center}
        \begin{tabular}{ccccc}
            \toprule
            \textbf{Cenario} & \textbf{LUTs} & \textbf{LUTs (\% do FPGA)} & \textbf{RAMs} & \textbf{Atraso maximo}
            \tabularnewline
            \midrule

            Cenario 1  & 1654  & 1.10\%   &  26    & 6.672 ns
            \tabularnewline

            Cenario 2  & 3392  & 2.25\%   &  0     & 7.341 ns
            \tabularnewline

            Cenario 3  & 5121  & 3.40\%   &  0     & 10.597 ns
            \tabularnewline

            \bottomrule
        \end{tabular}
    \end{center}
    \caption[Dados pos-sintese RTL de area e atraso do componente proposto]
    {Dados de area (consumo de recursos) e atraso maximo de nossa proposta. Os dados foram obtidos
    apos a sintese RTL do escalonador, com a netlist ja mapeada para o FPGA utilizado
    \label{tab:results-post-rtl}}
\end{table}
