Classic Timing Analyzer report for bo
Fri Nov 23 21:50:04 2007
Quartus II Version 7.1 Build 178 06/25/2007 Service Pack 1 SJ Web Edition


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; Table of Contents ;
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  1. Legal Notice
  2. Timing Analyzer Summary
  3. Timing Analyzer Settings
  4. Clock Settings Summary
  5. Clock Setup: 'clk'
  6. tsu
  7. tco
  8. tpd
  9. th
 10. Timing Analyzer Messages



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; Legal Notice ;
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and other software and tools, and its AMPP partner logic 
functions, and any output files from any of the foregoing 
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; Timing Analyzer Summary                                                                                                                                                                      ;
+------------------------------+-------+---------------+------------------------------------------------+-----------------------+-----------------------+------------+----------+--------------+
; Type                         ; Slack ; Required Time ; Actual Time                                    ; From                  ; To                    ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+------------------------------------------------+-----------------------+-----------------------+------------+----------+--------------+
; Worst-case tsu               ; N/A   ; None          ; 3.567 ns                                       ; sel                   ; regSemCarga:reg|Q[33] ; --         ; clk      ; 0            ;
; Worst-case tco               ; N/A   ; None          ; 7.316 ns                                       ; regSemCarga:reg|Q[1]  ; subchave[8]           ; clk        ; --       ; 0            ;
; Worst-case tpd               ; N/A   ; None          ; 9.905 ns                                       ; n                     ; subchave[8]           ; --         ; --       ; 0            ;
; Worst-case th                ; N/A   ; None          ; -2.486 ns                                      ; chave[25]             ; regSemCarga:reg|Q[5]  ; --         ; clk      ; 0            ;
; Clock Setup: 'clk'           ; N/A   ; None          ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[19] ; regSemCarga:reg|Q[18] ; clk        ; clk      ; 0            ;
; Total number of failed paths ;       ;               ;                                                ;                       ;                       ;            ;          ; 0            ;
+------------------------------+-------+---------------+------------------------------------------------+-----------------------+-----------------------+------------+----------+--------------+


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; Timing Analyzer Settings                                                                             ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option                                                ; Setting            ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name                                           ; EP2S15F484C3       ;      ;    ;             ;
; Timing Models                                         ; Final              ;      ;    ;             ;
; Default hold multicycle                               ; Same as Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
; Number of source nodes to report per destination node ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;    ;             ;
; Number of paths to report                             ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                          ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                ; Off                ;      ;    ;             ;
; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
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; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk'                                                                                                                                                                                                 ;
+-------+------------------------------------------------+-----------------------+-----------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period)                           ; From                  ; To                    ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-------+------------------------------------------------+-----------------------+-----------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[19] ; regSemCarga:reg|Q[18] ; clk        ; clk      ; None                        ; None                      ; 0.900 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[35] ; regSemCarga:reg|Q[34] ; clk        ; clk      ; None                        ; None                      ; 0.890 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[3]  ; regSemCarga:reg|Q[2]  ; clk        ; clk      ; None                        ; None                      ; 0.890 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[47] ; regSemCarga:reg|Q[46] ; clk        ; clk      ; None                        ; None                      ; 0.853 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[27] ; regSemCarga:reg|Q[26] ; clk        ; clk      ; None                        ; None                      ; 0.853 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[29] ; regSemCarga:reg|Q[55] ; clk        ; clk      ; None                        ; None                      ; 0.808 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[41] ; regSemCarga:reg|Q[40] ; clk        ; clk      ; None                        ; None                      ; 0.803 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[31] ; regSemCarga:reg|Q[30] ; clk        ; clk      ; None                        ; None                      ; 0.797 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[1]  ; regSemCarga:reg|Q[27] ; clk        ; clk      ; None                        ; None                      ; 0.797 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[9]  ; regSemCarga:reg|Q[8]  ; clk        ; clk      ; None                        ; None                      ; 0.794 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[25] ; regSemCarga:reg|Q[23] ; clk        ; clk      ; None                        ; None                      ; 0.785 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[4]  ; regSemCarga:reg|Q[3]  ; clk        ; clk      ; None                        ; None                      ; 0.771 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[37] ; regSemCarga:reg|Q[35] ; clk        ; clk      ; None                        ; None                      ; 0.770 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[39] ; regSemCarga:reg|Q[37] ; clk        ; clk      ; None                        ; None                      ; 0.767 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[7]  ; regSemCarga:reg|Q[6]  ; clk        ; clk      ; None                        ; None                      ; 0.765 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[15] ; regSemCarga:reg|Q[13] ; clk        ; clk      ; None                        ; None                      ; 0.763 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[17] ; regSemCarga:reg|Q[15] ; clk        ; clk      ; None                        ; None                      ; 0.762 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[49] ; regSemCarga:reg|Q[48] ; clk        ; clk      ; None                        ; None                      ; 0.761 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[54] ; regSemCarga:reg|Q[53] ; clk        ; clk      ; None                        ; None                      ; 0.744 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[33] ; regSemCarga:reg|Q[31] ; clk        ; clk      ; None                        ; None                      ; 0.740 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[21] ; regSemCarga:reg|Q[19] ; clk        ; clk      ; None                        ; None                      ; 0.735 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[13] ; regSemCarga:reg|Q[11] ; clk        ; clk      ; None                        ; None                      ; 0.732 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[45] ; regSemCarga:reg|Q[44] ; clk        ; clk      ; None                        ; None                      ; 0.729 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[35] ; regSemCarga:reg|Q[33] ; clk        ; clk      ; None                        ; None                      ; 0.729 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[2]  ; regSemCarga:reg|Q[1]  ; clk        ; clk      ; None                        ; None                      ; 0.729 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[43] ; regSemCarga:reg|Q[41] ; clk        ; clk      ; None                        ; None                      ; 0.725 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[47] ; regSemCarga:reg|Q[45] ; clk        ; clk      ; None                        ; None                      ; 0.725 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[27] ; regSemCarga:reg|Q[25] ; clk        ; clk      ; None                        ; None                      ; 0.724 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[23] ; regSemCarga:reg|Q[22] ; clk        ; clk      ; None                        ; None                      ; 0.723 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[19] ; regSemCarga:reg|Q[17] ; clk        ; clk      ; None                        ; None                      ; 0.687 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[4]  ; regSemCarga:reg|Q[2]  ; clk        ; clk      ; None                        ; None                      ; 0.680 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[20] ; regSemCarga:reg|Q[18] ; clk        ; clk      ; None                        ; None                      ; 0.672 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[3]  ; regSemCarga:reg|Q[1]  ; clk        ; clk      ; None                        ; None                      ; 0.678 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[13] ; regSemCarga:reg|Q[12] ; clk        ; clk      ; None                        ; None                      ; 0.651 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[45] ; regSemCarga:reg|Q[43] ; clk        ; clk      ; None                        ; None                      ; 0.647 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[41] ; regSemCarga:reg|Q[39] ; clk        ; clk      ; None                        ; None                      ; 0.645 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[52] ; regSemCarga:reg|Q[50] ; clk        ; clk      ; None                        ; None                      ; 0.643 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[51] ; regSemCarga:reg|Q[49] ; clk        ; clk      ; None                        ; None                      ; 0.642 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[29] ; regSemCarga:reg|Q[56] ; clk        ; clk      ; None                        ; None                      ; 0.641 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[54] ; regSemCarga:reg|Q[52] ; clk        ; clk      ; None                        ; None                      ; 0.640 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[33] ; regSemCarga:reg|Q[32] ; clk        ; clk      ; None                        ; None                      ; 0.640 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[5]  ; regSemCarga:reg|Q[4]  ; clk        ; clk      ; None                        ; None                      ; 0.640 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[11] ; regSemCarga:reg|Q[9]  ; clk        ; clk      ; None                        ; None                      ; 0.640 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[37] ; regSemCarga:reg|Q[36] ; clk        ; clk      ; None                        ; None                      ; 0.639 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[1]  ; regSemCarga:reg|Q[28] ; clk        ; clk      ; None                        ; None                      ; 0.639 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[43] ; regSemCarga:reg|Q[42] ; clk        ; clk      ; None                        ; None                      ; 0.638 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[31] ; regSemCarga:reg|Q[29] ; clk        ; clk      ; None                        ; None                      ; 0.638 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[12] ; regSemCarga:reg|Q[10] ; clk        ; clk      ; None                        ; None                      ; 0.637 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[18] ; regSemCarga:reg|Q[17] ; clk        ; clk      ; None                        ; None                      ; 0.637 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[39] ; regSemCarga:reg|Q[38] ; clk        ; clk      ; None                        ; None                      ; 0.635 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[52] ; regSemCarga:reg|Q[51] ; clk        ; clk      ; None                        ; None                      ; 0.634 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[7]  ; regSemCarga:reg|Q[5]  ; clk        ; clk      ; None                        ; None                      ; 0.634 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[9]  ; regSemCarga:reg|Q[7]  ; clk        ; clk      ; None                        ; None                      ; 0.634 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[21] ; regSemCarga:reg|Q[20] ; clk        ; clk      ; None                        ; None                      ; 0.634 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[15] ; regSemCarga:reg|Q[14] ; clk        ; clk      ; None                        ; None                      ; 0.633 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[25] ; regSemCarga:reg|Q[24] ; clk        ; clk      ; None                        ; None                      ; 0.633 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[17] ; regSemCarga:reg|Q[16] ; clk        ; clk      ; None                        ; None                      ; 0.632 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[49] ; regSemCarga:reg|Q[47] ; clk        ; clk      ; None                        ; None                      ; 0.631 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[23] ; regSemCarga:reg|Q[21] ; clk        ; clk      ; None                        ; None                      ; 0.631 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[55] ; regSemCarga:reg|Q[54] ; clk        ; clk      ; None                        ; None                      ; 0.627 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[56] ; regSemCarga:reg|Q[54] ; clk        ; clk      ; None                        ; None                      ; 0.580 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[56] ; regSemCarga:reg|Q[55] ; clk        ; clk      ; None                        ; None                      ; 0.579 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[5]  ; regSemCarga:reg|Q[3]  ; clk        ; clk      ; None                        ; None                      ; 0.577 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[18] ; regSemCarga:reg|Q[16] ; clk        ; clk      ; None                        ; None                      ; 0.576 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[48] ; regSemCarga:reg|Q[46] ; clk        ; clk      ; None                        ; None                      ; 0.518 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[53] ; regSemCarga:reg|Q[51] ; clk        ; clk      ; None                        ; None                      ; 0.516 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[53] ; regSemCarga:reg|Q[52] ; clk        ; clk      ; None                        ; None                      ; 0.516 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[14] ; regSemCarga:reg|Q[12] ; clk        ; clk      ; None                        ; None                      ; 0.515 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[36] ; regSemCarga:reg|Q[34] ; clk        ; clk      ; None                        ; None                      ; 0.513 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[11] ; regSemCarga:reg|Q[10] ; clk        ; clk      ; None                        ; None                      ; 0.510 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[14] ; regSemCarga:reg|Q[13] ; clk        ; clk      ; None                        ; None                      ; 0.508 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[28] ; regSemCarga:reg|Q[26] ; clk        ; clk      ; None                        ; None                      ; 0.503 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[42] ; regSemCarga:reg|Q[40] ; clk        ; clk      ; None                        ; None                      ; 0.438 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[46] ; regSemCarga:reg|Q[44] ; clk        ; clk      ; None                        ; None                      ; 0.438 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[51] ; regSemCarga:reg|Q[50] ; clk        ; clk      ; None                        ; None                      ; 0.436 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[30] ; regSemCarga:reg|Q[56] ; clk        ; clk      ; None                        ; None                      ; 0.434 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[38] ; regSemCarga:reg|Q[36] ; clk        ; clk      ; None                        ; None                      ; 0.433 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[34] ; regSemCarga:reg|Q[32] ; clk        ; clk      ; None                        ; None                      ; 0.433 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[2]  ; regSemCarga:reg|Q[28] ; clk        ; clk      ; None                        ; None                      ; 0.433 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[38] ; regSemCarga:reg|Q[37] ; clk        ; clk      ; None                        ; None                      ; 0.430 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[40] ; regSemCarga:reg|Q[38] ; clk        ; clk      ; None                        ; None                      ; 0.430 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[40] ; regSemCarga:reg|Q[39] ; clk        ; clk      ; None                        ; None                      ; 0.430 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[50] ; regSemCarga:reg|Q[48] ; clk        ; clk      ; None                        ; None                      ; 0.430 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[30] ; regSemCarga:reg|Q[29] ; clk        ; clk      ; None                        ; None                      ; 0.430 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[34] ; regSemCarga:reg|Q[33] ; clk        ; clk      ; None                        ; None                      ; 0.430 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[8]  ; regSemCarga:reg|Q[6]  ; clk        ; clk      ; None                        ; None                      ; 0.430 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[42] ; regSemCarga:reg|Q[41] ; clk        ; clk      ; None                        ; None                      ; 0.429 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[46] ; regSemCarga:reg|Q[45] ; clk        ; clk      ; None                        ; None                      ; 0.429 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[50] ; regSemCarga:reg|Q[49] ; clk        ; clk      ; None                        ; None                      ; 0.429 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[36] ; regSemCarga:reg|Q[35] ; clk        ; clk      ; None                        ; None                      ; 0.428 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[6]  ; regSemCarga:reg|Q[4]  ; clk        ; clk      ; None                        ; None                      ; 0.428 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[8]  ; regSemCarga:reg|Q[7]  ; clk        ; clk      ; None                        ; None                      ; 0.428 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[32] ; regSemCarga:reg|Q[30] ; clk        ; clk      ; None                        ; None                      ; 0.427 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[10] ; regSemCarga:reg|Q[8]  ; clk        ; clk      ; None                        ; None                      ; 0.427 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[16] ; regSemCarga:reg|Q[14] ; clk        ; clk      ; None                        ; None                      ; 0.427 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[16] ; regSemCarga:reg|Q[15] ; clk        ; clk      ; None                        ; None                      ; 0.427 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[32] ; regSemCarga:reg|Q[31] ; clk        ; clk      ; None                        ; None                      ; 0.426 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[10] ; regSemCarga:reg|Q[9]  ; clk        ; clk      ; None                        ; None                      ; 0.426 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[12] ; regSemCarga:reg|Q[11] ; clk        ; clk      ; None                        ; None                      ; 0.425 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[22] ; regSemCarga:reg|Q[20] ; clk        ; clk      ; None                        ; None                      ; 0.425 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[44] ; regSemCarga:reg|Q[42] ; clk        ; clk      ; None                        ; None                      ; 0.423 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[24] ; regSemCarga:reg|Q[22] ; clk        ; clk      ; None                        ; None                      ; 0.423 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[26] ; regSemCarga:reg|Q[24] ; clk        ; clk      ; None                        ; None                      ; 0.423 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[24] ; regSemCarga:reg|Q[23] ; clk        ; clk      ; None                        ; None                      ; 0.422 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[44] ; regSemCarga:reg|Q[43] ; clk        ; clk      ; None                        ; None                      ; 0.421 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[6]  ; regSemCarga:reg|Q[5]  ; clk        ; clk      ; None                        ; None                      ; 0.420 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[22] ; regSemCarga:reg|Q[21] ; clk        ; clk      ; None                        ; None                      ; 0.420 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[26] ; regSemCarga:reg|Q[25] ; clk        ; clk      ; None                        ; None                      ; 0.420 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[55] ; regSemCarga:reg|Q[53] ; clk        ; clk      ; None                        ; None                      ; 0.418 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[28] ; regSemCarga:reg|Q[27] ; clk        ; clk      ; None                        ; None                      ; 0.418 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[20] ; regSemCarga:reg|Q[19] ; clk        ; clk      ; None                        ; None                      ; 0.416 ns                ;
; N/A   ; Restricted to 500.00 MHz ( period = 2.000 ns ) ; regSemCarga:reg|Q[48] ; regSemCarga:reg|Q[47] ; clk        ; clk      ; None                        ; None                      ; 0.415 ns                ;
+-------+------------------------------------------------+-----------------------+-----------------------+------------+----------+-----------------------------+---------------------------+-------------------------+


+----------------------------------------------------------------------------------+
; tsu                                                                              ;
+-------+--------------+------------+-----------+-----------------------+----------+
; Slack ; Required tsu ; Actual tsu ; From      ; To                    ; To Clock ;
+-------+--------------+------------+-----------+-----------------------+----------+
; N/A   ; None         ; 3.567 ns   ; sel       ; regSemCarga:reg|Q[34] ; clk      ;
; N/A   ; None         ; 3.567 ns   ; sel       ; regSemCarga:reg|Q[47] ; clk      ;
; N/A   ; None         ; 3.567 ns   ; sel       ; regSemCarga:reg|Q[48] ; clk      ;
; N/A   ; None         ; 3.567 ns   ; sel       ; regSemCarga:reg|Q[49] ; clk      ;
; N/A   ; None         ; 3.567 ns   ; sel       ; regSemCarga:reg|Q[50] ; clk      ;
; N/A   ; None         ; 3.567 ns   ; sel       ; regSemCarga:reg|Q[51] ; clk      ;
; N/A   ; None         ; 3.567 ns   ; sel       ; regSemCarga:reg|Q[52] ; clk      ;
; N/A   ; None         ; 3.567 ns   ; sel       ; regSemCarga:reg|Q[53] ; clk      ;
; N/A   ; None         ; 3.567 ns   ; sel       ; regSemCarga:reg|Q[54] ; clk      ;
; N/A   ; None         ; 3.567 ns   ; sel       ; regSemCarga:reg|Q[55] ; clk      ;
; N/A   ; None         ; 3.567 ns   ; sel       ; regSemCarga:reg|Q[56] ; clk      ;
; N/A   ; None         ; 3.567 ns   ; sel       ; regSemCarga:reg|Q[29] ; clk      ;
; N/A   ; None         ; 3.567 ns   ; sel       ; regSemCarga:reg|Q[30] ; clk      ;
; N/A   ; None         ; 3.567 ns   ; sel       ; regSemCarga:reg|Q[31] ; clk      ;
; N/A   ; None         ; 3.567 ns   ; sel       ; regSemCarga:reg|Q[32] ; clk      ;
; N/A   ; None         ; 3.567 ns   ; sel       ; regSemCarga:reg|Q[33] ; clk      ;
; N/A   ; None         ; 3.483 ns   ; chave[12] ; regSemCarga:reg|Q[55] ; clk      ;
; N/A   ; None         ; 3.461 ns   ; chave[55] ; regSemCarga:reg|Q[30] ; clk      ;
; N/A   ; None         ; 3.448 ns   ; chave[29] ; regSemCarga:reg|Q[49] ; clk      ;
; N/A   ; None         ; 3.432 ns   ; chave[53] ; regSemCarga:reg|Q[46] ; clk      ;
; N/A   ; None         ; 3.432 ns   ; n         ; regSemCarga:reg|Q[5]  ; clk      ;
; N/A   ; None         ; 3.432 ns   ; n         ; regSemCarga:reg|Q[6]  ; clk      ;
; N/A   ; None         ; 3.432 ns   ; n         ; regSemCarga:reg|Q[13] ; clk      ;
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; N/A   ; None         ; 3.431 ns   ; n         ; regSemCarga:reg|Q[15] ; clk      ;
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; N/A   ; None         ; 3.415 ns   ; n         ; regSemCarga:reg|Q[1]  ; clk      ;
; N/A   ; None         ; 3.415 ns   ; n         ; regSemCarga:reg|Q[2]  ; clk      ;
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; N/A   ; None         ; 3.390 ns   ; chave[20] ; regSemCarga:reg|Q[54] ; clk      ;
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; N/A   ; None         ; 3.373 ns   ; n         ; regSemCarga:reg|Q[12] ; clk      ;
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; N/A   ; None         ; 2.725 ns   ; chave[25] ; regSemCarga:reg|Q[5]  ; clk      ;
+-------+--------------+------------+-----------+-----------------------+----------+


+---------------------------------------------------------------------------------------+
; tco                                                                                   ;
+-------+--------------+------------+-----------------------+--------------+------------+
; Slack ; Required tco ; Actual tco ; From                  ; To           ; From Clock ;
+-------+--------------+------------+-----------------------+--------------+------------+
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; N/A   ; None         ; 7.284 ns   ; regSemCarga:reg|Q[35] ; subchave[41] ; clk        ;
; N/A   ; None         ; 7.268 ns   ; regSemCarga:reg|Q[52] ; subchave[45] ; clk        ;
; N/A   ; None         ; 7.223 ns   ; regSemCarga:reg|Q[33] ; subchave[27] ; clk        ;
; N/A   ; None         ; 7.120 ns   ; regSemCarga:reg|Q[29] ; subchave[30] ; clk        ;
; N/A   ; None         ; 7.110 ns   ; regSemCarga:reg|Q[2]  ; subchave[8]  ; clk        ;
; N/A   ; None         ; 7.061 ns   ; regSemCarga:reg|Q[51] ; subchave[45] ; clk        ;
; N/A   ; None         ; 7.053 ns   ; regSemCarga:reg|Q[31] ; subchave[31] ; clk        ;
; N/A   ; None         ; 7.026 ns   ; regSemCarga:reg|Q[3]  ; subchave[24] ; clk        ;
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; N/A   ; None         ; 6.909 ns   ; regSemCarga:reg|Q[32] ; subchave[27] ; clk        ;
; N/A   ; None         ; 6.907 ns   ; regSemCarga:reg|Q[36] ; subchave[41] ; clk        ;
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; N/A   ; None         ; 6.891 ns   ; regSemCarga:reg|Q[56] ; subchave[30] ; clk        ;
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; N/A   ; None         ; 6.714 ns   ; regSemCarga:reg|Q[9]  ; subchave[18] ; clk        ;
; N/A   ; None         ; 6.705 ns   ; regSemCarga:reg|Q[41] ; subchave[39] ; clk        ;
; N/A   ; None         ; 6.685 ns   ; regSemCarga:reg|Q[2]  ; subchave[5]  ; clk        ;
; N/A   ; None         ; 6.683 ns   ; regSemCarga:reg|Q[32] ; subchave[31] ; clk        ;
; N/A   ; None         ; 6.676 ns   ; regSemCarga:reg|Q[43] ; subchave[44] ; clk        ;
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; N/A   ; None         ; 6.657 ns   ; regSemCarga:reg|Q[17] ; subchave[9]  ; clk        ;
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; N/A   ; None         ; 6.630 ns   ; regSemCarga:reg|Q[33] ; subchave[48] ; clk        ;
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; N/A           ; None        ; -3.328 ns ; sel       ; regSemCarga:reg|Q[30] ; clk      ;
; N/A           ; None        ; -3.328 ns ; sel       ; regSemCarga:reg|Q[31] ; clk      ;
; N/A           ; None        ; -3.328 ns ; sel       ; regSemCarga:reg|Q[32] ; clk      ;
; N/A           ; None        ; -3.328 ns ; sel       ; regSemCarga:reg|Q[33] ; clk      ;
+---------------+-------------+-----------+-----------+-----------------------+----------+


+--------------------------+
; Timing Analyzer Messages ;
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Info: *******************************************************************
Info: Running Quartus II Classic Timing Analyzer
    Info: Version 7.1 Build 178 06/25/2007 Service Pack 1 SJ Web Edition
    Info: Processing started: Fri Nov 23 21:50:03 2007
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off bo -c bo --timing_analysis_only
Warning: Found pins functioning as undefined clocks and/or memory enables
    Info: Assuming node "clk" is an undefined clock
Info: Clock "clk" Internal fmax is restricted to 500.0 MHz between source register "regSemCarga:reg|Q[19]" and destination register "regSemCarga:reg|Q[18]"
    Info: fmax restricted to clock pin edge rate 2.0 ns. Expand message to see actual delay path.
        Info: + Longest register to register delay is 0.900 ns
            Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X17_Y16_N13; Fanout = 2; REG Node = 'regSemCarga:reg|Q[19]'
            Info: 2: + IC(0.517 ns) + CELL(0.228 ns) = 0.745 ns; Loc. = LCCOMB_X14_Y16_N2; Fanout = 1; COMB Node = 'mux2por1:mux|y[18]~270'
            Info: 3: + IC(0.000 ns) + CELL(0.155 ns) = 0.900 ns; Loc. = LCFF_X14_Y16_N3; Fanout = 2; REG Node = 'regSemCarga:reg|Q[18]'
            Info: Total cell delay = 0.383 ns ( 42.56 % )
            Info: Total interconnect delay = 0.517 ns ( 57.44 % )
        Info: - Smallest clock skew is -0.003 ns
            Info: + Shortest clock path from clock "clk" to destination register is 2.456 ns
                Info: 1: + IC(0.000 ns) + CELL(0.854 ns) = 0.854 ns; Loc. = PIN_N20; Fanout = 1; CLK Node = 'clk'
                Info: 2: + IC(0.343 ns) + CELL(0.000 ns) = 1.197 ns; Loc. = CLKCTRL_G3; Fanout = 56; COMB Node = 'clk~clkctrl'
                Info: 3: + IC(0.641 ns) + CELL(0.618 ns) = 2.456 ns; Loc. = LCFF_X14_Y16_N3; Fanout = 2; REG Node = 'regSemCarga:reg|Q[18]'
                Info: Total cell delay = 1.472 ns ( 59.93 % )
                Info: Total interconnect delay = 0.984 ns ( 40.07 % )
            Info: - Longest clock path from clock "clk" to source register is 2.459 ns
                Info: 1: + IC(0.000 ns) + CELL(0.854 ns) = 0.854 ns; Loc. = PIN_N20; Fanout = 1; CLK Node = 'clk'
                Info: 2: + IC(0.343 ns) + CELL(0.000 ns) = 1.197 ns; Loc. = CLKCTRL_G3; Fanout = 56; COMB Node = 'clk~clkctrl'
                Info: 3: + IC(0.644 ns) + CELL(0.618 ns) = 2.459 ns; Loc. = LCFF_X17_Y16_N13; Fanout = 2; REG Node = 'regSemCarga:reg|Q[19]'
                Info: Total cell delay = 1.472 ns ( 59.86 % )
                Info: Total interconnect delay = 0.987 ns ( 40.14 % )
        Info: + Micro clock to output delay of source is 0.094 ns
        Info: + Micro setup delay of destination is 0.090 ns
Info: tsu for register "regSemCarga:reg|Q[34]" (data pin = "sel", clock pin = "clk") is 3.567 ns
    Info: + Longest pin to register delay is 5.936 ns
        Info: 1: + IC(0.000 ns) + CELL(0.827 ns) = 0.827 ns; Loc. = PIN_U12; Fanout = 56; PIN Node = 'sel'
        Info: 2: + IC(4.606 ns) + CELL(0.503 ns) = 5.936 ns; Loc. = LCFF_X19_Y16_N27; Fanout = 2; REG Node = 'regSemCarga:reg|Q[34]'
        Info: Total cell delay = 1.330 ns ( 22.41 % )
        Info: Total interconnect delay = 4.606 ns ( 77.59 % )
    Info: + Micro setup delay of destination is 0.090 ns
    Info: - Shortest clock path from clock "clk" to destination register is 2.459 ns
        Info: 1: + IC(0.000 ns) + CELL(0.854 ns) = 0.854 ns; Loc. = PIN_N20; Fanout = 1; CLK Node = 'clk'
        Info: 2: + IC(0.343 ns) + CELL(0.000 ns) = 1.197 ns; Loc. = CLKCTRL_G3; Fanout = 56; COMB Node = 'clk~clkctrl'
        Info: 3: + IC(0.644 ns) + CELL(0.618 ns) = 2.459 ns; Loc. = LCFF_X19_Y16_N27; Fanout = 2; REG Node = 'regSemCarga:reg|Q[34]'
        Info: Total cell delay = 1.472 ns ( 59.86 % )
        Info: Total interconnect delay = 0.987 ns ( 40.14 % )
Info: tco from clock "clk" to destination pin "subchave[8]" through register "regSemCarga:reg|Q[1]" is 7.316 ns
    Info: + Longest clock path from clock "clk" to source register is 2.459 ns
        Info: 1: + IC(0.000 ns) + CELL(0.854 ns) = 0.854 ns; Loc. = PIN_N20; Fanout = 1; CLK Node = 'clk'
        Info: 2: + IC(0.343 ns) + CELL(0.000 ns) = 1.197 ns; Loc. = CLKCTRL_G3; Fanout = 56; COMB Node = 'clk~clkctrl'
        Info: 3: + IC(0.644 ns) + CELL(0.618 ns) = 2.459 ns; Loc. = LCFF_X18_Y16_N9; Fanout = 2; REG Node = 'regSemCarga:reg|Q[1]'
        Info: Total cell delay = 1.472 ns ( 59.86 % )
        Info: Total interconnect delay = 0.987 ns ( 40.14 % )
    Info: + Micro clock to output delay of source is 0.094 ns
    Info: + Longest register to pin delay is 4.763 ns
        Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X18_Y16_N9; Fanout = 2; REG Node = 'regSemCarga:reg|Q[1]'
        Info: 2: + IC(0.256 ns) + CELL(0.228 ns) = 0.484 ns; Loc. = LCCOMB_X18_Y16_N16; Fanout = 2; COMB Node = 'rotacionaEsq:rotEsq|Selector27~19'
        Info: 3: + IC(2.135 ns) + CELL(2.144 ns) = 4.763 ns; Loc. = PIN_P2; Fanout = 0; PIN Node = 'subchave[8]'
        Info: Total cell delay = 2.372 ns ( 49.80 % )
        Info: Total interconnect delay = 2.391 ns ( 50.20 % )
Info: Longest tpd from source pin "n" to destination pin "subchave[8]" is 9.905 ns
    Info: 1: + IC(0.000 ns) + CELL(0.780 ns) = 0.780 ns; Loc. = PIN_K8; Fanout = 56; PIN Node = 'n'
    Info: 2: + IC(4.500 ns) + CELL(0.346 ns) = 5.626 ns; Loc. = LCCOMB_X18_Y16_N16; Fanout = 2; COMB Node = 'rotacionaEsq:rotEsq|Selector27~19'
    Info: 3: + IC(2.135 ns) + CELL(2.144 ns) = 9.905 ns; Loc. = PIN_P2; Fanout = 0; PIN Node = 'subchave[8]'
    Info: Total cell delay = 3.270 ns ( 33.01 % )
    Info: Total interconnect delay = 6.635 ns ( 66.99 % )
Info: th for register "regSemCarga:reg|Q[5]" (data pin = "chave[25]", clock pin = "clk") is -2.486 ns
    Info: + Longest clock path from clock "clk" to destination register is 2.456 ns
        Info: 1: + IC(0.000 ns) + CELL(0.854 ns) = 0.854 ns; Loc. = PIN_N20; Fanout = 1; CLK Node = 'clk'
        Info: 2: + IC(0.343 ns) + CELL(0.000 ns) = 1.197 ns; Loc. = CLKCTRL_G3; Fanout = 56; COMB Node = 'clk~clkctrl'
        Info: 3: + IC(0.641 ns) + CELL(0.618 ns) = 2.456 ns; Loc. = LCFF_X14_Y16_N19; Fanout = 2; REG Node = 'regSemCarga:reg|Q[5]'
        Info: Total cell delay = 1.472 ns ( 59.93 % )
        Info: Total interconnect delay = 0.984 ns ( 40.07 % )
    Info: + Micro hold delay of destination is 0.149 ns
    Info: - Shortest pin to register delay is 5.091 ns
        Info: 1: + IC(0.000 ns) + CELL(0.864 ns) = 0.864 ns; Loc. = PIN_L20; Fanout = 1; PIN Node = 'chave[25]'
        Info: 2: + IC(3.918 ns) + CELL(0.309 ns) = 5.091 ns; Loc. = LCFF_X14_Y16_N19; Fanout = 2; REG Node = 'regSemCarga:reg|Q[5]'
        Info: Total cell delay = 1.173 ns ( 23.04 % )
        Info: Total interconnect delay = 3.918 ns ( 76.96 % )
Info: Quartus II Classic Timing Analyzer was successful. 0 errors, 1 warning
    Info: Allocated 110 megabytes of memory during processing
    Info: Processing ended: Fri Nov 23 21:50:04 2007
    Info: Elapsed time: 00:00:01


